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ADT7467
Table 49. REGISTER 0X37 ? DYNAMIC T MIN CONTROL REGISTER 2 (POWER-ON DEFAULT = 0X00) (Note 1)
Bit
<2:0>
<5:3>
<7:6>
Name
CYR1
CYL
CYR2
R/W
Read/Write
Read/Write
Read/Write
Description
3-bit Remote 1 cycle value. These three bits define the delay time, in terms of the number of
monitoring cycles, for making subsequent T MIN adjustments in the control loop for the Remote 1
channel. The system is associated with thermal time constants that must be found to optimize the
response of the fans and the control loop.
Bits
Decrease (Short) Cycle
Increase (Long) Cycle
000
8 cycles (1 sec)
16 cycles (2 sec)
001
16 cycles (2 sec)
32 cycles (4 sec)
010
32 cycles (4 sec)
64 cycles (8 sec)
011
64 cycles (8 sec)
128 cycles (16 sec)
100
128 cycles (16 sec)
256 cycles (32 sec)
101
256 cycles (32 sec)
512 cycles (64 sec)
110
512 cycles (64 sec)
1024 cycles (128 sec)
111
1024 cycles (128 sec)
2048 cycles (256 sec)
3-bit local temperature cycle value. These three bits define the delay time, in terms of number of
monitoring cycles, for making subsequent T MIN adjustments in the control loop for the local
temperature channel. The system is associated with thermal time constants that must be found to
optimize the response of the fans and the control loop.
Bits
Decrease (Short) Cycle
Increase (Long) Cycle
000
8 cycles (1 sec)
16 cycles (2 sec)
001
16 cycles (2 sec)
32 cycles (4 sec)
010
32 cycles (4 sec)
64 cycles (8 sec)
011
64 cycles (8 sec)
128 cycles (16 sec)
100
128 cycles (16 sec)
256 cycles (32 sec)
101
256 cycles (32 sec)
512 cycles (64 sec)
110
512 cycles (64 sec)
1024 cycles (128 sec)
111
1024 cycles (128 sec)
2048 cycles (256 sec)
2 LSBs of 3-bit Remote 2 cycle value. The MSB of the 3-bit code resides in dynamic T MIN Control
Register 1 (0x36). These three bits define the delay time, in terms of number of monitoring cycles,
for making subsequent T MIN adjustments in the control loop for the Remote 2 channel. The system
is associated with thermal time constants that must be found to optimize the response of fans and
the control loop.
Bits Decrease Cycle Increase Cycle
000
001
010
011
100
101
110
111
8 cycles (1 sec)
16 cycles (2 sec)
32 cycles (4 sec)
64 cycles (8 sec)
128 cycles (16 sec)
256 cycles (32 sec)
512 cycles (64 sec)
1024 cycles (128 sec)
16 cycles (2 sec)
32 cycles (4 sec)
64 cycles (8 sec)
128 cycles (16 sec)
256 cycles (32 sec)
512 cycles (64 sec)
1024 cycles (128 sec)
2048 cycles (256 sec)
1. These registers become read-only registers when the Configuration Register 1 LOCK bit is set to 1. Any subsequent attempts to write to
these registers fail.
Table 50. MAXIMU M PWM DUT Y CYCLE REGISTERS (POWER-ON DEFAULT = 0XFF) (Note 1)
Register Address
0x38
0x39
0x3A
R/W
Read/Write
Read/Write
Read/Write
Description
Maximum Duty Cycle for PWM1 Output, Default = 100% (0xFF)
Maximum Duty Cycle for PWM2 Output, Default = 100% (0xFF)
Maximum Duty Cycle for PWM3 Output, Default = 100% (0xFF)
1. These registers set the maximum PWM duty cycle of the PWM output.
http://onsemi.com
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